在当今竞争白热化的形势下，使含有嵌入式软件的简单电子设备更加慢面市，但是同时保证其更加低廉更加可信，是一种非常冒险的作法。 予以完全测试的硬件设计不可避免地造成返工，减少设计成本并缩短布局流程的网表交付给时间，并最后延后上市时间目标，对收益源导致破坏性影响。延期嵌入式软件的测试也潜藏有错失上市机遇的有可能，不会带给更加相当严重的后果。 于是以因为如此，项目周期的检验部分很大地闲置计划时间变为了很少见的事情。
其中的根本原因，在于追踪和避免错误十分容易，特别是在是在片上系统(SoC)的软件内容以每年大约200%的速度快速增长的情况下。与此相反，设计的硬件部分仅有快速增长大约50%。 硬件建模作为系统验证的基础 虽然虚拟世界原型和现场可编程门阵列(FPGA)原型在早期嵌入式软件测试上已受到注目，但对于软件和硬件的构建并无助益。前者缺少跟踪硬件错误所需的硬件精确性，而对于尽早避免错误所需的硬件调试，后者能力受限。
因此，研发团队和项目经理已转而使用硬件建模作为其检验策略的基础。硬件建模是一种多功能检验工具，有许多涉及优势，还包括软硬件协同检验或测试硬件和软件构建的功能。
它已受到软件开发者的留意，因为这是需要保证嵌入式系统软件通过底层硬件长时间工作的唯一检验工具。对于致力于调试简单SoC设计的硬件工程师来说，这也是值得注意的，因为工程师可以凭借该方法跟踪硬件内的软件错误或软件不道德中的硬件错误。硬件建模的其他优势还包括较慢编撰功能、软件检验、全面的设计调试和可扩展性，可符合还包括数十亿应用程序特定集成电路(ASIC)门的设计。
此外，它需要以检验嵌入式软件和继续执行系统验证必须的高速率来处置数十亿检验周期（图1）。 过去，硬件调试和测试是项目周期检验部分的唯一工作，此作业由硬件描述语言(HDL)测试平台驱动的逻辑软件建模展开管理。传统的大箱式硬件建模只用作最大型的设计。
很多研发团队已使用月检验对软件建模展开补足，以减少基础覆盖范围并保证不遗漏类似用例。但是，只有硬件建模可以在较为不切实际的时间内已完成SoC设计的全部检验任务，并减轻与基于事件的软件建模涉及的运营问题。 都是软件内容的问题 SoC的软件内容使协同检验沦为检验策略中一个十分最重要的部分，因为它可以在投片前证实一个嵌入式SoC的硬件和软件部分同时获得检验且准确交互。
过去，如果设计流片后再次发生硬件问题，软件开发者必需尽其所能设法环绕问题展开编码。在SoC已完成之前检验软件，设计团队可以在转入硅片阶段之前解决问题硬件问题。如前所述，硬件建模检查用作保证嵌入式软件根据规范在硬件上运营。
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